Transistors mono-électroniques métalliques sur CMOS.
L’industrie de la micro-nano-électronique recherche des solutions innovantes pour diminuer la consommation des systèmes intégrés afin de gagner en performances et en autonomie. Ces solutions peuvent se trouver à plusieurs niveaux : architecture, circuit ou composant élémentaire ; c’est à dire le transistor. Le projet SEDIMOS s’inscrit dans la recherche de composant complémentaire au transistor MOS en se focalisant sur les transistors et mémoire à un électron (Single Electron Transistor – SET, Single Electron Memory – SEM). Les objectifs du projet étaient de démontrer l’intérêt et la faisabilité d’une intégration de composants monoélectroniques métalliques au-dessus de transistors MOS.
Le projet SEDIMOS a permis de démontrer la faisabilité d’une intégration technologique de composants mono-électroniques métalliques dans un procédé de fabrication standard de circuits intégrés silicium (technologie CMOS) en développant le procédé nanodamascène. L’originalité repose sur l’usage de la lithographie électronique associée à une planarisation des nanostructures grâce à un procédé mécano-chimique. Les structures ainsi réalisées sont nanométriques, permettant d’augmenter la température de fonctionnement de ces dispositifs (le verrou actuel) tout en fournissant un procédé compatible CMOS.
Les principales retombées du projet SEDIMOS [1][2][3] sont : Le développement d’un modèle qui a permis de concevoir une bibliothèque complète de cellules numériques standards à base de SET double grille, puis de comparer les performances par rapport à l’existant en CMOS, et de démontrer un gain notable en consommation mais une limitation en fréquence de fonctionnement. La mise au point du ‘‘nanodamascène’’ et notamment de l’étape de planarisation grâce à un procédé mécanochimique, permettant un contrôle nanométrique de la hauteur des nanostructures. Ainsi des transistor SET ont été réalisés et caractérisés. La démonstration de l’intégration technologique de SET au-dessus de transistor CMOS.
Contact :
F. CALMON, INSA Lyon,
D. DROUIN, Univ. de Sherbrooke,
Références
[1] N. Jouvet et al., “Recent Developments on 3D Integration of Metallic SET onto CMOS Process for Memory Application”, Int. J.l of Nanoscience, 11(4), 2012
[2] W. Xuan et al., ‘‘Static and Dynamic Modeling of Single Electron Memory for circuit simulation’’, IEEE Trans. on Elect. Dev., 59(1), 2012
[3] S. Ecoffey et al., “Technology platform for the fabrication of titanium nanostructures,” J. of Vac. Sc. Tech. B, B 29(6), 2011
Collaborations & Acknowledgements
Le projet SEDIMOS est un projet de recherche fondamentale, financé dans le cadre du Programme ANR BLANC INTERNATIONAL 2009, coordonné par F. CALMON (INSA Lyon) et D. DROUIN (Univ. de Sherbrooke) en partenariat avec STMicroelectronics Crolles et IBM Bromont. Le projet a commencé le 01/03/2010 et a duré 36 mois.
